losev


Государственное образовательное учреждение высшего профессионального образования «Национальный исследовательский университет «МИЭТ»
Реферат на тему
«Маршрут и средства проектирования цифровых ИС»
Выполнил: Грудцов В.П.
Группа: ЭКТ-59М
Проверил: Лосев В.В.
Москва, 2012
Оглавление.
Введение…………………………………………………………………………..3
Типовой маршрут проектирования цифровых ИС ……….................................4
2.1. Формирование ТЗ…………………………….........................…………….........6
2.2. Системное проектирование..........................................................…...........….....6
2.3. Функциональное проектирование...……………............................................…7
2.4. Логическое проектирование.......………… ……………..….......................……7
2.5. Схемотехническое проектирование ……………......................................….....8
2.6. Топологическое проектирование ………………………………........................8
3. Средства проектирования цифровых ИС.……………………………………....10
3.1. Средства проектирования фирмы Cadence.......................................................10
4. Список используемых источников.......................................................................15

1. Введение
Цифровые интегральные схемы (ЦИС) предназначены для преобразования и обработки дискретных сигналов. Основой для их построения являются электронные ключи, обладающие тем свойством, что они могут находиться в одном из двух состояний и их действие заключается в переходе из одного состояния в другое под воздействием входных сигналов. Одному из двух состояний ключа соответствует одно из двух фиксированных значений выходной электрической величины, например, высокий или низкий потенциал, наличие или отсутствие импульса. Так как эти величины могут принимать 2 дискретных значения, то они являются двоичными переменными.
Большинство ЦИС относится к потенциальным, сигналы на их входах или выходах представляют собой высокий или низкий уровень напряжения. Этим двум уровням напряжения ставятся в соответствие логические 1 и 0. В зависимости от кодирования сигналов различают положительную и отрицательную логики: при положительной логике высокому уровню напряжения ставится в соответствие логическая 1, а низкому - логический 0, при отрицательной логике наоборот.


2. Типовой маршрут проектирования цифровых ИС
В настоящее время проектирование цифровых ИС выполняется с помощью блочно-иерархического подхода к проектированию. При использовании такого подхода к представления о проектируемой системе расчленяют на иерархические уровни. На верхнем уровне используют наименее детализированное представление, отражающее только самые общие черты и особенности проектируемой системы. На следующих уровнях степень подробности описания возрастает, при этом рассматривают уже отдельные блоки системы, но с учетом воздействий на каждый из них его соседей. Такой подход позволяет на каждом иерархическом уровне формулировать задачи приемлемой сложности, поддающиеся решению с помощью имеющихся средств проектирования. Разбиение на уровни должно быть таким, чтобы документация на блок любого уровня была обозрима и воспринимаема одним человеком.
При использовании блочно-иерархического подхода к проектированию представления о проектируемой системе расчленяют на иерархические уровни. На верхнем уровне используют наименее детализированное представление, отражающее только самые общие черты и особенности проектируемой системы. На следующих уровнях степень подробности описания возрастает, при этом рассматривают уже отдельные блоки системы, но с учетом воздействий на каждый из них его соседей. Такой подход позволяет на каждом иерархическом уровне формулировать задачи приемлемой сложности, поддающиеся решению с помощью имеющихся средств проектирования. Разбиение на уровни должно быть таким, чтобы документация на блок любого уровня была обозрима и воспринимаема одним человеком.
Уровни представления ИС при таком подходе выглядят следующим образом:
Уровень черного ящика
Архитектурный уровень
Системный уровень
Логический (вентильный) уровень
Схемотехнический уровень
Топологический уровень
Каждый последующий уровень является детализацией предыдущего.
На каждом уровне представления также проводится верификация - проверка правильности функционирования схемы на данном уровне представления. На каждом этапе кроме топологического верификация производится путем моделирования описания схемы с использованием тестовых воздействий. Если после верификации выясняется, что схема не удовлетворяет требованиям ТЗ или нормам проектирования, то производится модификация или выбирается другой вариант описания на данном уровне. Если все возможные варианты описаний исчерпаны, то проект возвращается на уровень вверх, где производится доработка описания или выбор иного варианта.
Таким образом, типовой маршрут проектирования цифровых ИС выглядит следующим образом:
Формирование ТЗ
Системное проектирование
Функциональное проектирование
Логическое проектирование
Схемотехническое проектирование
Топологическое проектирование
Изготовление тестового кристалла
Производство
С любого нижнего уровня можно впоследствии вернуться на любой из верхних.
2.1. Формирование ТЗ
Техническое задание – это документ на разработку микросхемы, который формируется в тесном сотрудничестве заказчика и проектировщика. Исходя из требований заказчика и возможностей проектировщика, в этом документе определяются:
Функциональность ИМС (какую функцию она должна выполнять)
Параметры работы ИМС (напряжение питания, тактовая частота, потребляемая мощность, рабочий диапазон температур, устойчивость к излучениям и т.д.)
технология производства ИМС
маршрут проектирования
сроки окончания этапов проектирования
порядок передачи проекта на производство и приемки изделия заказчиком
2.2. Системное проектирование
На данном этапе:
определяется архитектура будущей ИМС (какие блоки будут входить в ее состав, как они будут взаимодействовать, определяются потоки данных между блоками)
соотношение «харда» и «софта» для наиболее оптимальной реализации функции, определенной в ТЗ
Составляется и моделируется поведенческое описание проекта, где каждый блок представляется в виде «черного ящика», выполняющего определенную функцию
Некоторые блоки в разных ИМС имеют одинаковую функциональность и структуру, так что возможно повторное использование этих блоков для новых разработок, что позволяет значительно сократить время проектирования.
2.3. Функциональное проектирование
На данном этапе производится детализация поведенческого описания до уровня регистровых передач (RTL - Register Transfer Level), т.е. блоки, определенные декомпозицией на предыдущем этапе представляются в виде набора регистров, сумматоров, логических блоков, триггеров, счетчиков и т.д. с описанием потоков данных между ними.
2.4. Логическое проектирование
На данном этапе:
На основе описания на RTL уровне разрабатывается описание на вентильном уровне
Трансляция описания на регистровом уровне в логическую схему производится средствами САПР, называемыми синтезаторами, а сам процесс трансляции синтезом. Синтезатор создает список вентилей и межсоединений между ними (Этот список может быть представлен в различных форматах, что удобно для интеграции различных САПР )
Синтез логической схемы производится с использованием библиотеки элементов. Библиотека элементов (БЭ) - это база данных логических вентилей. Каждая запись в такой базе данных содержит информацию о вентиле, которая включает в себя: название элемента, выполняемая им логическая функция, его символическое обозначение, список входов и выходов, электрическая схема на транзисторном уровне, а также описание топологической ячейки, соответствующей этому вентилю. На этапе логического проектирования используется описание логической функции и список входов и выходов вентиля. Создание БЭ является отдельной задачей, которая, как правило, решается вне рамок разработки микросхемы. БЭ разрабатывается под конкретный технологический процесс. Но если проектируемая ИМС будет разрабатываться с использованием новой технологии, тогда в маршрут проектирования включается и разработка БЭ
2.5. Схемотехническое проектирование
На данном этапе согласно полученной логической схеме и БЭ синтезируется электрическая схема. Для цифровых ИМС этот этап также автоматизирован. Отдельно проектируются вспомогательные блоки, такие как источники напряжения, и входные выходные каскады, или же берутся готовые из библиотеки.
2.6. Топологическое проектирование
Этап проектирования топологи требует гораздо больших экономических и временных затрат, чем любые другие этапы. Результаты проектирования топологии с использованием автоматических средств САПР существенно хуже результатов, достигнутых с использованием ручного труда. Однако при ручном проектировании возрастает число ошибок, и увеличиваются сроки разработки, что для СБИС делает такой подход недопустимым.
Маршрут топологического проектирования:
Разработка общего плана топологии
Спланировать разводку шин питания, земли и глобальных сигналов
Определить расположение контактных площадок для внешних сигналов
Определение специальных требований к кристаллу
Предварительное размещение блоков и приблизительный расчет площади кристалла
Определение требований, необходимых для контроля топологии
Разработка топологии
Разработка топологии идет по направлению снизу-вверх, т.е. сначала разрабатывается структура топологических ячеек, которые обычно имеют сложность порядка нескольких транзисторов
Первыми, на кристалле, размещаются блоки с наиболее критическими требованиями размещения
Верификация топологии
Визуальный контроль топологии
Design Rules Check (DRC) или проверка на соответствие правилам проектирования
Layout versus Schematics (LVS) или сравнение топологии с электрической схемой
Electrical Rules Check (ERC) или проверка на соответствие электрическим правилам проектирования
Экспертная проверка
Проведение проверки правильности выполнения топологии независимым экспертом, напрямую не вовлеченным в данный проект
Проводится экстракция параметров схемы, после чего данные экстракции вносятся в электрическую схему, и проводится ее повторное моделирование для того, чтобы убедиться в правильности работы схемы с учетом топологии
Изготовление фотошаблонов

3. Средства проектирования цифровых ИС.
Система автоматизированного проектирования — автоматизированная система, реализующая информационную технологию выполнения функций проектирования, представляет собой организационно-техническую систему, предназначенную для автоматизации процесса проектирования, состоящую из персонала и комплекса технических, программных и других средств автоматизации его деятельности.
Основная цель создания САПР — повышение эффективности труда инженеров, включая:
сокращения трудоёмкости проектирования и планирования;
сокращения сроков проектирования;
сокращения себестоимости проектирования и изготовления, уменьшение затрат на эксплуатацию;
повышения качества и технико-экономического уровня результатов проектирования;
сокращения затрат на натурное моделирование и испытания.
3.1. Средства проектирования фирмы Cadence
Компания Cadence Design Systems – признанный мировой лидер в области разработки средств проектирования электронных систем. Именно Cadence готова сегодня предложить наиболее интегрированные решения по разработке современных СБИС, в том числе – цифроаналоговых СБИС типа система на кристалле (SoC). Средства проектирования компании Cadence охватывают все стадии разработки – от проектирования на системном уровне с использованием IP-блоков до топологии ИС и формирования документации для передачи в производство. Более того, система Cadence включает инструментальные средства проектирования печатных плат. Существенно ускорить процесс разработки способны программно-аппаратные средства эмуляции, также предлагаемые компанией Cadence.
Система SPW2000 (signal processing worksystem – рабочая среда обработки сигналов) – это среда проектирования системного уровня. В нее входят средства моделирования системного уровня (включая поддержку моделей на языках С/С++, SystemC, Verilog, VHDL, VerilogAMS, а также созданных в среде Matlab), системные библиотеки элементов, виртуальные генератор и анализатор сигналов, инструментарий разработки фильтров, средства эмуляции системы.
Сама модель строится в удобном специализированном графическом редакторе BDE (Block Diagram Editor) в виде иерархической блок-диаграммы – от общего описания системы до дефрагментации ее на отдельные функциональные блоки. Каждый блок описывается поведенческой моделью и набором требуемых характеристик – спецификацией блока. Разработчику совершенно не обязательно создавать модели всех блоков – библиотека SPW2000 содержит более 3500 модулей. Среди них – коммуникационные системы сотовой связи WCDMA, cdma2000, IS-95, GSM/GPRS/HSCSD/EDGE, IS-54/136; беспроводные сети стандартов IEEE802.11a/b, HiperLAN/2, Bluetooth; телевизионные системы стандартов DVB-T, ISDB-T, NTSC; модемы физических линий ADSL; библиотеки высокочастотных систем и радаров, MPEG 1/2-кодеки, оптические системы, датчики, системы компрессии и т.д.
Кроме библиотечных модулей SPW2000, разработчик может использовать собственные системные модели на языках С/C++/SystemC и модели, созданные в среде Matlab. Принципиально, что при моделировании система может включать блоки, описанные на разных уровнях представления – как на системном, так и на уровне регистровых передач (RTL-уровень) на языках VHDL/Verilog (т.е. уже "готовые" блоки). Таким образом, в системной модели можно использовать непосредственно описания IP-блоков, включая прямую поддержку IP-ядер для FPGA компании Xilinx. Это существенно сокращает число циклов проектирования и повышает вероятность успешной реализации проекта с первого раза. Для работы с библиотеками IP-блоков, их пополнением из on-line-библиотек других компаний через Интернет, а также для поиска требуемых IP-блоков по заданным характеристикам служит платформа i-Architect.
Средства SPW2000 позволяют моделировать работу всей системы в целом или ее отдельных блоков. При этом можно использовать реальные сигналы и данные – например, промоделировать передачу изображения через цифровой канал связи.
Платформа SPW использует алгоритмы вычислений с плавающей точкой. Их преобразование в алгоритмы с фиксированной точкой, необходимые для аппаратной реализации системы, выполняет пакет HDS2000. Он содержит специальную библиотеку стандартных блоков, а также поддерживает такие опции SPW, как виртуальный генератор/анализатор сигналов и логический анализатор. Именно HDS позволяет из структурного описания системной модели генерировать ее описание на языках Verilog/VHDL.
В результате проектирования на системном уровне формируются детальное описание архитектуры системы, спецификации отдельных программных и аппаратных блоков и их функциональное описание на языках C/C++ и SystemC. Последующий этап программно-аппаратного проектирования при необходимости могут проводить уже другие группы разработчиков.
На уровне аппаратного проектирования разрабатывается HDL-модель СБИС, формируется ее схема в базисе библиотечных элементов конкретного производителя ИС и создается список цепей (netlist) для последующего топологического проектирования. Генерация схем цифровых блоков происходит преимущественно автоматически. Аналоговые узлы и модули смешанной обработки проектируются в интерактивном режиме с использованием средств Cadence SPICE и Spectre.
Основа аппаратного проектирования в системе Cadence – платформа Incisive. Она представляет собой единую среду программно-аппаратного проектирования, отладки, верификации и генерации тестов для цифроаналоговых СБИС от системного уровня до уровня RTL. Incisive поддерживает языки Verilog, VHDL, SystemC, библиотеку SCV для SystemC и PSL/Sugar assertions. Наряду с этим Incisive предоставляет разнообразные средства отладки, в том числе – на уровне транзакций, и унифицированный генератор тестов. При необходимости платформу Incisive можно дополнить различными элементами, включая выборочное ускорение, аналоговое и смешанное моделирование с ВЧ-элементами, средствами разработки и отладки алгоритмов, аппаратным ускорителем моделирования Palladium. Использование ускорителя Palladium совместно с платформой Incisive позволяет в 100 раз повысить производительность аппаратного проектирования по сравнению со стандартным маршрутом разработки, сократить на 50% цикл разработки тестов и на 25% – время отладки.
Инструментом реализации проекта в базисе библиотечных элементов производителя СБИС служат средства логического синтеза BuildGates. Этот пакет предназначен для логического синтеза схемы с учетом физических и технологических особенностей проектируемого кристалла. В дальнейшем полученный в результате синтеза список цепей может служить входной информацией для трассировки топологии кристалла.
Средства Cadence позволяют вести и разработку заказных модулей СБИС, главным образом – аналоговых блоков и модулей смешанной обработки сигнала. Для этого, в частности, предназначен пакет AMS (analog mixed-signal). С помощью этой многоуровневой платформы можно разрабатывать, моделировать и отлаживать схему от системного уровня вплоть до выхода на топологическое проектирование.
По завершении этапа аппаратного проектирования происходит верификация и моделирование SоC с использованием различных уровней представления.
Как правило, современные SoC содержат и цифровые, и аналоговые блоки. Для разработки топологии цифровых блоков при технологиях до 0,18 мкм традиционно использовались средства автоматической трассировки Silicon Ensemble от Cadence. Однако сегодня массовыми становятся технологические нормы 0,13 мкм и менее. Для таких технологий Cadence предлагает современные средства разработки топологии цифровых ИС NanoRoute.
Для трассировки заказных аналоговых блоков предназначен топологический редактор Virtuoso-XL. Он имеет удобный пользовательский интерфейс, поддерживает иерархические проекты и параметризацию ячеек, легко интегрируется с ведущими средствами проектирования различных уровней. Встроенный язык управления SKILL позволяет настроить процесс проектирования топологии под требования заказчика.
По окончании разработки топологии ее необходимо проверить на соответствие правилам проектирования и произвести экстракцию паразитных параметров с учетом реального размещения элементов и проводников на кристалле. Для решения всего комплекса задач верификации топологии ИС предназначены пакеты Diva, Dracula, Assura. Они содержат средства проверки правил проектирования (DRC), позволяют сравнить разработанную топологию со списком цепей или принципиальной схемой (LVS). С помощью средств верификации из топологии можно экстрагировать паразитные параметры (RCX) и временные задержки, а затем с их учетом промоделировать схему.
Проектирование СБИС с использованием современных технологий (0,13 мкм и менее) становится невозможным без детального анализа разработанной топологии, учета влияния на временные характеристики кристалла наводок и помех на проводниках и разброса напряжения питания на ячейках. Для решения комплекса этих задач могут быть использованы средства Cadence, ориентированные на нанотехнологии: Fire&Ice – 3D-экстракция паразитных параметров из топологии кристалла; Celtic – быстрая и эффективная система анализа перекрестных помех на проводниках и, как следствие, искажений сигналов; VoltageStorm – инструмент учета влияния разброса напряжения питания на временные характеристики системы.
Современные технологии Cadence основаны на открытых базах данных Open Access и легко конфигурируются в сквозной маршрут проектирования. Именно поэтому программные средства Cadence широко используются ведущими компаниями в России и за рубежом.

4. Список используемых источников
В.В. Амосов "Схемотехника и проектирование цифровых устройств", СПб 2007
Электроника НТБ. Выпуск #5/2003
Ю.Ф. Адамов "Проектирование систем на кристалле", Москва 2005

Приложенные файлы

  • docx 17833769
    Размер файла: 46 kB Загрузок: 0

Добавить комментарий